为何SCE-MI至今尚未被广泛采用?

将用于基的原型验证是未来的趋势

2012.02.09 | Toshio Nakama | Chief Executive Officer or, North America

我们已经在S2C的C-API功能这篇博客中介绍验证工程师发送/接收电脑中的大量测试数据到/从基于FPGA的原型验证的需要和好处。S2C的C-API软件是易于配置和定制的方案之一。今天,我将讲述使用具有更好的可扩展性和跨平台能力的SCE-MI做相同的工作。

自2006年以来,S2C已完成许多定制SCE-MI项目。SCE-MI(标准协同仿真建模接口)是一个Accellera标准,它可能是把硬件辅助验证环境连接到事务级软件仿真环境的众所周知的唯一的行业标准。由于SCE-MI可能是唯一可行的标准,我认为采用SCE-MI基础架构合乎情理,特别是对于主要任务是选择不同的EDA成套工具并且开发普通的设计方法以满足不同短期和长期设计项目的各种要求的CAD团队来说。

简而言之,SCE-MI有益于两方面:仿真器和基于FPGA的原型等硬件辅助验证工具的仿真加速和系统级测试生成。如果你的仿真具有足够快的速度并且可为你提供调试设计所需的精度,你将不需要SCE-MI。如果你可以将整个设计映射到仿真器或者基于FPGA的原型中,你同样不需要SCE-MI。但是大多数仿真都非常慢,特别是在周期精确上,并且在如今的复杂SoC设计中,当你想要运行仿真加速时,你可能无法将所有可综合的模块映射到硬件中。通过SCE-MI,你可以对位于软件模型中的部分设计的进行仿真加速,并且通过设计映射到硬件中的事务级协议,以几百KHz或者甚至MHz的频率运行。甚至在你将所有设计模块映射到硬件中之后,你仍然可以使用SCE-MI创建事务级的系统级测试。

这听起来不错,但是为什么呢? SCE-MI标准已有大约10年历史,但我们仍然没有看到SCE-MI标准被大量采用。这可能有许多原因,其中一个原因肯定是因为将验证环境与硬件设计桥接在一起的组件 —— SCE-MI处理器的供应商非常少,在硬件和软件之间通信的每个协议(例如AMBA总线、PCIe信道和存储器接口)都需要一个SCE-MI处理器。这些处理器就像IP一样需要彻底验证和不断更新与维护。不幸的是,许多早期采用SCE-MI的设计团队低估了建造和维护处理器库的成本。

SCE-MI被采用的速度较慢的第二个原因可能是因为支持SCE-MI基础架构标准的硬件的价格较高。如今的大多数仿真器都声称支持SCE-MI,但是入门级仿真器的价格往往超过20万美元,并且高端系统的价格超过百万美元。此外,如今的许多SoC设计不止需要1个或者2个硬件系统,可能使用数十个或者甚至数百个硬件原型进行早期SoC软件开发。再加上可能的定制服务的成本,解决方案对于大多数SoC来说在经济上是不可行的。

SCE-MI用于基于FPGA的原型是未来的趋势                              

多年来,S2C的使命之一是为低成本的基于FPGA的原型提供和SCE-MI一样的功能,使SoC设计验证团队真正受益。将SCE-MI用于基于FPGA的原型的优点包括:

  • 低成本仿真加速。基于FPGA的原型是仿真器成本的一小部分。
  • 高性能。在不使用SCE-MI时,基于FPGA的原型可以在数十兆赫至100兆赫以上的频率下运行,优化使用SCE-MI时的运行性能。
  • 灵活的验证设置。基于FPGA的原型可以很容易连接到真正的外部输入和输出上,因此可以通过SCE-MI推进部分设计的系统级测试,而其他的外部接口可以来自现实世界的激励。
  • 复制系统进行早期软件开发。借助低成本的基于FPGA的原型,大多数设计团队可以部署许多由SCE-MI启动的基于FPGA的原型,以供进行软件开发。

S2C从2006年开始和一个日本的合作伙伴一起将SCE-MI用于基于FPGA的原型项目。在2010年之前,并未看到对SCE-MI的大量需求。然而,我们看到在过去一年里,对事务级协同仿真解决方案的需求增加,并且已经用于许多项目。基于以下两个原因,我们的解决方案更加合乎情理。

  • SCE-MI的x4PCIe Gen2信道。SCE-MI基础架构需要在基于FPGA的硬件和电脑之间建造一个可扩展的、高性能和低延时的通信信道。S2C在2011年已推出能够以每秒传输500M ~ 700Mbytes数据的速度发送/接收电脑中数据的S2C S4 Prodigy Verification ModuleV6 Prodigy Verification Module。借助完整的C-API程序和驱动器,SCE-MI的x4PCIe Gen2信道是容纳SCE-MI基础架构和处理器的理想工具。
  • FPGA容量。大多数需要事务级协同建模验证的设计的门数非常多。这已成为许多过去试图将SCE-MI用于FPGA的工程师的瓶颈。当代的Altera Stratix IV 和 Xilinx Virtex-6 FPGA可以对FPGA中更大的设计进行原型验证。例如,S2C 的Quad S4 Prodigy Logic Module如今可以支持多达3280万ASIC门的设计,并且可以通过堆叠满足甚至更大的门容量需要。借助下一代Xilinx Virtex-7 FPGA,基于FPGA的原型将能够满足1亿 或者1亿以上ASIC门的设计容量,使用于FPGA原型的SCE-MI可能成为一种主流的方法。

对于如何使用于基于FPGA的原型的SCE-MI成为SoC设计流程的一部分,当然还有更多详细内容。请随时与我直接联系或者联系我们的销售团队(sales@s2cinc.com),以获得更多信息。