白皮书 | 基于组网分割的超大规模设计 FPGA 原型验证解决方案
2022-03-17

引言

本次国微思尔芯白皮书《基于组网分割的超大规模设计 FPGA 原型验证解决方案》阐述了 S2C 对客户超大型设计的原型验证,从硬件系统的组建,FPGA 互连组网,外设接口的可扩展性,时钟及复位等 全局信号同步性处理,到基于 RTL 或 netlist 的设计分割算法,系统级静态时序分析,增量式设计分割版本迭代的等新挑战的解决思路。

核心内容

基于组网的人工可干预聚类分割

如何快速完成硬件组网并正确将用户设计分割映射到每一片 FPGA?欢迎下载了解以下内容:

  • 硬件组网资源

  • 组网拓扑定义

  • 基于 RTL 级的聚类分割方案

  • 基于 netlist 级的 TDM 模块插入

  • 半自动化工具库


常见标准组网

组网聚类分割后的系统静态时序分析与仿真

如何保证分割后设计运行时的稳定性,并优化设计的运行速度?欢迎下载了解以下内容:

  • 系统级静态时序分析 SSTA

  • STA的限制和不足

数字电路设计中的静态时序分析

欢迎下载完整白皮书《基于组网分割的超大规模设计 FPGA 原型验证解决方案》了解更多。

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您在设计什么类型的芯片?
设计中含的ASIC门容量为?
500万 - 2千万
2千万 - 5千万
5千万 - 1亿
1亿 - 10亿
大于10亿
您倾向于使用哪款FPGA?
赛灵思 VU440
赛灵思 KU115
赛灵思 VU19P
赛灵思 VU13P
赛灵思 VU9P
英特尔 S10-10M
英特尔 S10-2800
不太确定,需要专业建议
您需要什么样的FPGA配置?
单颗FPGA
双颗FPGA
四颗FPGA
八颗FPGA
不太确定,需要专业建议
您需要什么样的外设接口?
您需要多少数量的原型验证平台?
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分割工具
多FPGA调试工具
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