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显著缩短芯片设计验证周期

「 芯神瞳 」 自动原型编译软件

芯神瞳自动原型编译软件(Player Pro)是公司自主研发的全面设计自动化编译、调试和控制软件。功能包括:FPGA 设计分割与配置、远程系统监测与控制、以及多 FPGA 系统的深度调试, 进而加速系统的开发进程。其主要特点是:

  • 更快的分割引擎支持十亿门等级设计

  • 增强 Pin-Multiplexing 模块使系统性能提高 50%

  • 灵活支持多 Pin-Multiplexing 比率

  • 通过优化的 Black-Box 技术节省多达 70% 的时间

  • 全自动 TCL 脚本支持


芯神瞳自动原型编译软件

特点与优势


编译软件CT

  • 从RTL到比特流

  • Netlist/RTL 分割

  • Constraint分割

  • 时钟,模块复制

  • 时序分析

  • 端口时分复用

  • 插入SERDES

  • 注入调试模块

  • 生成FPGA后端约束

  • 增量编译


调式软件DT

  • 多FPGA深度调试

  • 自动编译模式和IP插入模式

  • 独立资源

    - 不占用USER FPGA

    - 32GB 深度

    - 8K+探针*8 groups

  • 125MHz采样频率

  • FSM脚本模式

  • 动态、静态探针


运行管理软件RT

  • 系统管理:授权,日志,电源,OTA

  • 远端操作:多元下载,时钟,复位

  • 运行控制-增强调试:

    - 后门通道:NTBus/vAXI

    - 虚拟IO/虚拟UART

    - 内存后门(软件Image)

    - 动态探针(获取内部信号状态)

    - vGDB:软件调试服务

参数配置

适用的硬件

  • 编译:VU, VU+, KU, S10 and A10

  • 实时控制:VU, VU+, KU, S10 and A10

  • 调试设置:VU, VU+, S10 and KU


适用的 OS

  • Windows 7/10 64-bit

  • Red Hat Enterprise Linux 6.6/7.6 64-bit

  • Ubuntu Linux 14.04/16.04 64-bit

  • CentOS 7.4 64-bit


适用的语言

  • Verilog / VHDL

  • System Verilog

  • EDIF


获取原型验证方案

您在设计什么类型的芯片?
设计中含的ASIC门容量为?
500万 - 2千万
2千万 - 5千万
5千万 - 1亿
1亿 - 10亿
大于10亿
您倾向于使用哪款FPGA?
赛灵思 VU440
赛灵思 KU115
赛灵思 VU19P
赛灵思 VU13P
赛灵思 VU9P
英特尔 S10-10M
英特尔 S10-2800
不太确定,需要专业建议
您需要什么样的FPGA配置?
单颗FPGA
双颗FPGA
四颗FPGA
八颗FPGA
不太确定,需要专业建议
您需要什么样的外设接口?
您需要多少数量的原型验证平台?
您是否需要以下工具?
分割工具
多FPGA调试工具
协同建模工具(允许大量数据在 FPGA 与 PC 主机之间进行交互)
您什么时间内需要使用到我们产品?
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