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从芯片设计到验证,提供先进的解决方案
E-book: PROTOTYPICAL II - The Practice of FPGA-Based Prototyping for SoC Design

Prototypicall II


如今,半导体行业的持续增长取决于提供更加复杂的芯片设计,并与专门的系统软件共同验证。在本书中,我们首先探索设计验证技术的演变,然后说明不同设计阶段的 FPGA 原型设计。 本书还包括原型解决方案,以提供有效的资源共享和管理。



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E-book: PROTOTYPICAL - The Emergence of FPGA Prototyping for SoC Design

Prototypicall I


在本书中, 我们揭示了基于 FPGA 的原型系统和三个主要系统供应商 - S2C、Cadence 和 Synopsys。首先,我们看到相互验证结合芯片复杂度的需要(其中包含 FPGA 验证),以及使用 ASIC 设计所带来的好处。  本书还包括一份实用的技术指南,有效的帮助指导 FPGA 原型系统流程的实践和技术。  我们将通过 S2C CTO 陈睦仁先生的卓越远见一窥 FPGA 原型的未来。



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白皮书: 基于组网分割的超大规模设计 FPGA 原型验证解决方案

随着用户设计规模的日益增大,传统基于单片 FPGA 或单块电路板的原型验证系统已经远远不能满足用户的设计验证需求,设计团队常需以灵活组网的方式,将数十甚至上百台原型验证系统“组装”为一个完整的巨型原型验证系统。在此之上,本文将解决如何快速便捷的完成巨型原型验证系统的组网,并监测系统的连通性及稳定性以及如何将用户设计快速布局映射到参与组网的原型验证系统的每一块 FPGA。

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白皮书:先进多 FPGA 联合深度调试方法剖析

本文分析了用户在进行大规模原型验证过程中的多 FPGA 联合调试难题,并介绍了一种新型 FPGA 原型验证深 度跟踪调试解决方案,用于帮助客户在 SoC 开发过程中解决调试问题,从而加速设计验证、缩短验证周期。本 调试解决方案还提供了不同使用模式,可以用于灵活适配不同用户的使用场景。

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白皮书:如何用可靠 SoC 总线架构提高产品性能

在设计流程的早期对 SoC 进行建模和仿真,可以更清晰地分析系统设计中面临的挑战和瓶颈。比较典型的挑战有:性能差、设备占用的增量大、功耗超限、总线缓冲等,这些因素将导致系统高延迟,内存的读/写的延迟等一系列问题。通过芯神匠构造系统架构,识别这些挑战和问题,将帮助设计人员更容易追踪问题,设计出满足需求的系统。

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白皮书:高密原型验证系统 解决方案(上篇)

随着 SoC 设计规模的快速膨胀,越来越多的用户在做大规模 SoC 原型验证时会遇到全局时钟复位同步,大规模设计分割,高速接口及先进 Memory 控制器 IP 验证等关键困难。针对这些困难,一些领先的原型验证系统方案提供商,如国微思尔芯,提供了一系列成熟可重用的通用高密原型验证系统产品和解决方案来解决这些困难,以帮助客户完成大规模复杂 SoC 的原型验证,降低项目风险。

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您在设计什么类型的芯片?
设计中含的ASIC门容量为?
500万 - 2千万
2千万 - 5千万
5千万 - 1亿
1亿 - 10亿
大于10亿
您倾向于使用哪款FPGA?
赛灵思 VU440
赛灵思 KU115
赛灵思 VU19P
赛灵思 VU13P
赛灵思 VU9P
英特尔 S10-10M
英特尔 S10-2800
不太确定,需要专业建议
您需要什么样的FPGA配置?
单颗FPGA
双颗FPGA
四颗FPGA
八颗FPGA
不太确定,需要专业建议
您需要什么样的外设接口?
您需要多少数量的原型验证平台?
您是否需要以下工具?
分割工具
多FPGA调试工具
协同建模工具(允许大量数据在 FPGA 与 PC 主机之间进行交互)
您什么时间内需要使用到我们产品?
0-6个月
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大于12个月
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